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2024-11-11 20:24:00
- 16 層 HBM3e チップは 2025 年に展開される予定
- 新しいチップにより AI 学習および推論機能が向上
- Sk hynix は、ユーザーはレイテンシの低下を期待できると主張しています
SK ハイニックスは、容量を強化するために、ドライブ内の 12-HI HBM3e メモリ チップにさらに 4 つの層を追加する計画を発表しました。
この動きにより、同社の容量は36GBから48GBに増加し、半導体大手は2025年初めにサンプル製品の配布を開始する予定だ。
この発表により、AI 開発を強化している組織のパフォーマンスが大幅に向上する可能性があります。 HBM3e チップは従来、最大 12 レイヤーを誇っていましたが、HBM4 の登場により、ユーザーはより優れたパフォーマンスを得ることができます。
積み上げて準備完了
同社の最高経営責任者（CEO）Kwak Noh-Jung氏は、ソウルで最近開催されたSK AIサミットの中でこの発表を発表し、このアップグレードがAIの学習パフォーマンスと推論能力の大幅な向上に役立つと指摘した。
「16 個の DRAM チップを積層して 48 GB の容量を実現し、量産で実証済みの高度な MR-MUF テクノロジーを適用しました。さらに、バックアッププロセスとしてハイブリッドボンディングテクノロジーを開発中です」と彼は言いました。
Kwak 氏は、初期の社内テストで、16 層 HBM3e が以前の 12 層 HBM3e と比較して AI 学習と推論の両方をそれぞれ 18% および 34% 向上できることを示したと追加しました。
クァク氏は「16層HBM3Eは2025年に商品化される予定だ」と明らかにした。
HBM4 は、前世代のハイエンド最大 9.2 Gbps と比較して、ピンあたり 10 Gbps 以上を提供します。全体として、これにより、HBM3e の 1.2 TBps 以上と比較して、最大 1.5 TBps の帯域幅機能が解放されます。
さらに、メーカーは HBM4 が低レイテンシーを実現すると期待しています。
16-Hi 製品の内部
設計の面では、16-Hi 製品はマス リフロー成形アンダーフィル (MR-MUF) テクノロジーを使用して開発されました。この次世代技術により、従来の技術よりも 40% 薄いチップの反りのない積層が可能になります。
これにより、新しい保護材料の使用により放熱性も向上すると同社は述べています。
同様に、ハイブリッド ボンディングによっても顕著な改善が可能になりました。これには、積層中にチップ間に「バンプ」を形成する必要がなく、チップを直接接合することが含まれるとSK hynixは指摘した。
「これによりチップ全体の厚さが薄まり、高積層が可能になる」と同社は発表の中で述べている。 「SK ハイニックスは、16 層以上の HBM 製品向けに、高度な MR-MUF とハイブリッド ボンディング法の両方を検討しています。」
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