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わずか10原子の厚さのメモリチップで容量が大幅に増加する可能性がある

現在のシリコンチップは非常に高密度ですが、極薄の 2D 材料によりさらにコンパクトになる可能性があります。ウー・カイリャン/アラミー わずか10原子の厚さのワーキングメモリチップは、スマートフォンなどの電子機器の記憶容量を根本的に増大させる可能性がある。 数十年にわたる小型化を経て、現在のコンピューターチップはコンポーネントがほとんどなくなり、爪ほどの面積に数百億個のトランジスタが詰め込まれていることが多い。しかし、シリコン ウェーハ上のコンポーネントのサイズは非常に小さくなりましたが、ウェーハ自体は比較的厚いままです。つまり、複数の層を積み重ねることによってチップの複雑さをどれだけ高めることができるかには限界があります。 科学者たちは、グラフェンなどのいわゆる 2D 材料で作られた、より薄いチップの開発に取り組んできました。グラフェンは炭素原子の単層で形成され、理論的には材料として可能な限り薄いものです。しかしこれまで、そのような材料を使用して構築できるのは単純なチップ設計のみであり、それらを従来のプロセッサに接続して電気機器に統合することは困難でした。 今回、上海復旦大学のChunsen Liu氏らは、厚さ約10原子の2Dチップと、現在コンピュータで使用されているCMOSと呼ばれるタイプのチップを組み合わせた。これらのチップの製造方法により表面が粗くなり、その上に 2D シートを置くことが困難になります。 Liu氏らは、ガラス層で2Dチップを従来のCMOSチップから分離することでこの問題を克服したが、これは現在のプロセスの一部ではなく、大量生産の前に工業化する必要がある。 チームのプロトタイプの作業記憶モジュールは、テストで 93% 以上の精度を達成しました。これは民生用デバイスに必要な信頼性には遠く及ばないものの、有望な概念実証となります。 「これは大きな可能性を秘めた非常に興味深い技術ですが、商業的に実現するにはまだ長い道のりです」と英国マンチェスター大学のスティーブ・ファーバー氏は言う。 キングス・カレッジ・ロンドンのKai Xu氏は、従来のコンポーネントが非常に狭い幅で作られている場合には信号漏れが発生するため、2D材料を使用せずに現在のチップ設計をさらに縮小することには問題があると述べている。層の厚さを減らすことでこの影響を克服できる可能性があります。つまり、厚さの点での小型化により、幅のさらなる小型化が可能になる可能性があります。 「シリコンはすでに障害に直面しています」とシュー氏は言う。 「2D 素材はそれらの影響を克服できるかもしれません。非常に薄い場合は、ゲートでの制御がより均一になり、より完璧になるため、漏れが少なくなります。」 トピック: #わずか10原子の厚さのメモリチップで容量が大幅に増加する可能性がある