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Intel 18a、tsmc n2は最も小さなsramsを作ります

先週、IEEE International Solid State Circuits Conference（ISSCC）で、Advanced Chipmakingの最大のライバルの2人、 インテル そして TSMC、キーメモリ回路の機能を詳述し、 sram、最新のテクノロジーを使用して構築され、 Intel 18a そして TSMC N2。サーキットのスケーリングを維持するチップメーカーの能力は長年にわたって遅くなりましたが、SRAMを縮小することは特に困難でした。両社の最も密集したSRAMブロックは、1平方ミリメートルあたり38.1メガビットを提供します、0.021平方マイクロメートルのメモリセルを使用します。その密度は、Intelの23％の増加とTSMCの12％の改善に相当します。やや驚くべきことに、その同じ朝 Synopsys 前世代のトランジスタを使用して同じ密度を達成したSRAMデザインを発表しましたが、速度の半分以下で動作しました。IntelおよびTSMCテクノロジーは、Nanosheetsと呼ばれる2社の新しいトランジスタアーキテクチャの最初の使用です。 （サムスンは、1世代前にナノシートに移行しました。）前世代では、電流はフィン型のチャネル領域を介してトランジスタを通過します。設計は、現在のAトランジスタが駆動できることを意味します。そのため、その回路はより速く動作するか、より長い相互接続を伴うことができます。 Nanosheetデバイスはフィンを廃止し、シリコンリボンのスタックと交換します。重要なことに、これらのナノシートの幅はデバイスからデバイスまで調整可能であるため、より柔軟な方法で電流を増やすことができます。「ナノシートは、SRAMが他の世代よりも優れたスケーリングを可能にしているようです」と、メモリコンサルティング会社の客観的分析のチーフアナリスト、ジムハンディは言います。柔軟なトランジスタは、より小さく、より良いSRAMを作りますSRAMセルは、6つのトランジスタ回路に少し貯蔵しています。しかし、トランジスタは異なる要求を持っているため、トランジスタは同一ではありません。 Finfetベースのセルでは、これはそれぞれ2つのフィンを備えた2つのペアのデバイスと、それぞれ1つのフィンを持つ残りの2つのトランジスタを構築することを意味します。Nanosheet Devicesは、「SRAMセルのサイズにより柔軟性が向上します」と、TSMCのシニアディレクターでIEEEフェローのTsung-Yung Jonathan Changは言います。トランジスタ間の意図しない変動は少なくなりますナノシートでは、SRAMの低電圧性能を向上させる品質であると彼は言います。 両社のエンジニアは、ナノシートトランジスタの柔軟性を利用しました。プルダウンおよびパスゲートトランジスタと呼ばれる以前のツインフィン型デバイスの場合、ナノシートデバイスは、交換した2つの別々のフィンよりも物理的に狭くなる可能性があります。しかし、ナノシートのスタックには合計でより多くのシリコン領域があるため、より多くの電流を駆動できます。細胞面積が最大23％減少することを意味するIntelの場合。「通常、ビットラインはしばらく256ビットで詰まっています。 N2の場合、それを512に拡張できます。密度を10％近く改善します。」 —Sung-Yung Jonathan Chang、TSMCIntelは、メモリ回路の2つのバージョン、高密度、高電流バージョンを詳細に説明し、後者はNanosheetの柔軟性のさらに利点をもたらしました。 Finfetデザインでは、パスゲートとプルダウントランジスタのフィン数は同じですが、Nanosheetsを使用すると、Intelはパスゲートデバイスよりもプルダウントランジスタを広くすることができ、最小動作電圧が低くなります。Nanosheetトランジスタに加えて、Intel 18Aは、バックサイドパワーデリバリーネットワークを含む最初の技術でもあります。 18aまで、通常は厚い電力配送の相互接続と、より細かい信号を運ぶ相互接続がシリコンの上に構築されました。裏側のパワーは、シリコンの下にある電力を移動し、そこで耐性が大きくなり、シリコンを介して出てくる垂直接続を通して回路を動かします。このスキームは、信号の相互接続のためのスペースを解放します。Finfetデバイスを使用すると、SRAMのパスゲート（PG）とプルダウン（PD）トランジスタが他のトランジスタよりも電流を駆動する必要があるため、2つのフィンで作られています。 Nanosheetトランジスタを使用すると、SRAMはより柔軟なデザインを持つことができます。 Intelの高電流設計では、PGデバイスは他のデバイスよりも広くなっていますが、PDトランジスタは、より電流を駆動するためにさらに広くなっています。 インテルしかし、バックサイドパワーは、SRAMビットセル自体を縮小するのに役立ちません、とIntelのテクノロジーリードでマネージャーのXiaofei WangはISSCCのエンジニアに語りました。実際、セル内でバックサイドパワーを使用すると、その面積が10％拡大すると彼は言いました。代わりに、インテルのチームは、それを末梢回路とビットセルアレイの境界線に制限しました。前者では、エンジニアがSRAMセルの下に重要なコンデンサを構築できたため、回路を縮小するのに役立ちました。TSMCはまだバックサイドパワーに移動していません。しかし、ナノシートトランジスタのみから有用な回路レベルの改善を抽出することができました。トランジスタの柔軟性のため、TSMCエンジニアはビットラインの長さを延長することができました。これは、セルが書かれて読み取られる接続です。より長いラインはより多くのSRAMセルをリンクし、メモリがより少ない末梢回路を必要とし、全体の領域を縮小することを意味します。「通常、ビットラインはしばらく256ビットで詰まっています」とチャンは言います。 「N2の場合、それを512に拡張できます。密度を10％近く改善します。」SynopsysはSRAMサーキットを絞りますエンジニアがシステムに購入して統合する電子設計の自動ツールと回路設計を販売するSynopsysは、TSMCやIntelとほぼ同じ密度に達しましたが、今日の最も高度なFinfetテクノロジー、3ナノメートルを使用しました。同社の密度ゲインは、主にSRAMアレイ自体を制御する周辺回路、特にインターフェイスデュアルレールアーキテクチャと拡張レンジレベルシフターと組み合わせた周辺回路から生まれました。特にモバイルプロセッサで電力を節約するために、設計者は異なる電圧でSRAMアレイと周辺回路を駆動し始めています、と説明しますSynopsysの製品管理のシニアディレクター、Rahul Thukral。デュアルレールと呼ばれると、SRAMビットセルがより高い電圧で動作する間、必要に応じて末梢が低電圧で動作できることを意味し、ビットを失う可能性が低くなります。しかし、それは、SRAMセルの1と0を表す電圧が末梢の電圧と一致しないことを意味します。そのため、デザイナーは、補償するためにレベルシフターと呼ばれる回路を組み込みます。新しいSynopsys…